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300mm径シリコン基板を７マイクロメートルまで薄化した断面観察写真（左） 35nm世代最先端CMOSロジックデバイスの断面観察写真（右）

300mm径シリコン基板を７マイクロメートルまで薄化した断面観察写真（左） 35nm世代最先端CMOSロジックデバイスの断面観察写真（右）

[東京大学[広報・情報公開]記者発表一覧].「テラバイト超高集積化に向けた三次元薄化技術に世界で初めて成功」

東京大学大学院工学系研究科附属総合研究機構（東京都文京区弥生2-11-16、機構長 寺井隆幸 教授）は、１２月９日、株式会社ディスコ、大日本印刷株式会社、株式会社富士通研究所、株式会社WOWリサーチセンターなどと共同で、300mmシリコン基板（ウエハ）を7マイクロメートルまで薄化することができる技術開発に世界で初めて成功したと発表した。

通常、300mmのシリコン基板は厚さが700マイクロメートル以上あるが、それを1/100にした。量産性のメリットだけでなく、チップを100層積層しても従来と比べて変わらない厚さを実現できる。例えば16ギガバイトのメモリを100層積層することで、親指サイズの1.6テラバイト（ハードディスクで換算した場合、高精細の1920フルハイビジョン 録画で約500時間以上の録画が可能な容量）のメモリもできるという。

また、配線距離を短縮することで消費電力を小さくすることもでき、集積度当たり1/10以下の低消費電力大規模回路が実現できるとしている。半導体デバイス技術に関する世界最大の国際学会 IEDM(International Electron Devices Meeting)で、12月8日（米国東海岸時間）に報告された。

半導体では微細化の限界から、二次元方向での集積度向上が難しくなってきている。そのためチップを三次元方向 に積層化することが必要となってきた。三次元化技術は従来のプロセッサやメモリにMEMSバイ オチップ、MEMSセンサーなどを組み合わせることが容易になるため、新市場を創出する次世代多機能チップの基盤技術として期待されている。
東京大学大学院工学系研究科附属総合研究機構 大場隆之特任教授を中心に推進している産学アライアンス（通称ワウ（WOW）アライアンス（WOW Alliance = Wafer-on-Wafer Alliance）、東京大学、株式会社ディスコ、大日本印刷株式会社、株式会社富士通研究所、株式会社WOWリサーチセンターなど約20社で構成）では、20マイクロメートル以下に薄化したパターンウエハをそのまま積層できる三次元化技術の実用化研究を行っており、今回は、それを7マイクロメートルまで薄くして、デバイスで実証したもの。

WOWプロセスでは、ウエハの厚さを予め薄くし、積層した後にウエハとウエハを貫通シリコン電極（TSV = Through-Silicon-Via）によって配線するセルフアライン（自己整合）方式を用いており、量産性に大きなメリットがあるという。
7マイクロメートルまで薄くしても、N型、P型それぞれの歪Si MOSFETへの影響がないことを確認した。また、薄化によるCu配線とLow-k層間絶縁膜への影響も見られなかった。300mmウエハを用いて7マイ クロメートルの厚さまで薄膜化し、評価したのは世界で初めての試みだという。ウエハのまま、チップを一括し て三次元化できるため、これまでの量産ラインと連続した半導体工場を設計することが可能となり、半導体市場で十分なコスト競争力が得られるとしている。

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